Marvell发布3nm数据中心芯片，台积电代工

虽然台积电在2022年底就宣布3纳米（nm）工艺已经可以实现量产，这两年业界也不断有公司放出消息，称自家3纳米芯片即将推出，但一直没有看到官宣正式发布的。直到近日，美国芯片公司美满电子科技（Marvell Technology）表示，基于台积电 3 纳米工艺打造的数据中心芯片正式发布。这也算是全球名列前茅家以芯片设计公司名义发布的3纳米芯片。

据Marvell介绍，公司在该节点中的业界首创硅构建模块包括 112G XSR SerDes(串行器/解串行器)、Long Reach SerDes、PCIe Gen 6 / CXL 3.0 SerDes 和 240 Tbps 并行芯片到芯片互连，用于管理数据基础设施中的数据流。

按照Marvell所说，SerDes 和并行互连在芯片中充当高速通道，用于在chiplet内部的芯片或硅组件之间交换数据。该产品与 2.5D 和 3D 封装技术兼容，如台积电名列前茅的2.5D CoWoS(Chip-on-Wafer-on-Substrate)解决方案，并将使Marvell能够为其基础设施产品开发一些非常先进的multi-die、多芯片封装系统(SiP)。这些技术将消除系统级瓶颈，以推进最复杂的半导体设计。

SerDes 还有助于减少引脚、走线和电路板空间，从而降低成本。超大规模数据中心的机架可能包含数以万计的 SerDes 链路。

根据Marvell提供的数据，新的并行芯片到芯片互连可实现高达 240 Tbps 的聚合数据传输，比多芯片封装应用的可用替代方案快 45%。举例来说，互连传输速率相当于每秒下载 10,000 部高清电影，尽管距离只有几毫米或更短。

左图的蓝线表示为 PCIe Gen 6 / CXL 3.0 优化 3nm SerDes 的高性能信号；而右图的橙线表示为 112G XSR 优化的低延迟 3nm SerDes 信号

Marvell将其 SerDes 和互连技术整合到其旗舰硅解决方案中，包括Teralynx开关、PAM4和相干DSP、Alaska 以太网物理层 (PHY)设备，OCTEON处理器、Bravera存储控制器、Brightlane汽车以太网芯片组，并为一些具挑战性的基础设施用例(如机器学习)优化定制ASIC解决方案。

而转向 3nm 工艺使工程师能够降低芯片和计算系统的成本和功耗，同时保持信号完整性和性能。

2017年9月29日，台积电宣布未来3纳米工艺晶圆厂，落脚台湾省台南市的南部科学工业园区，预计非常快2022年量产。

2019年5月，三星表示其3纳米产品预计于2021年推出。此后由于受到2019冠状病毒病疫情影响，三星的3纳米工艺推出时程被延后到了2022年。

Intel在2019年泄漏的路线图显示，其3纳米工艺预计在2025年推出。

2020年名列前茅季，台积电宣布3纳米工艺将在2021年试产，并在2022下半年正式量产，其3纳米工艺将继续采用FinFET（鳍式场效晶体管）。

2022年5月，三星秀出为数不多的3纳米晶圆，并称按计划将在2022年Q2量产，要比台积电的量产时间预估更激进。

2022年7月25日，三星宣布推出首款3纳米工艺芯片，采用GAA FET（闸极全环场效晶体管）技术，但具体是什么芯片并未明说。有业内人士分析可能是一家加密货币挖矿企业的产品。

对三星来说，3纳米节点是他们押注芯片工艺赶超台积电的关键，因为台积电的3纳米工艺不会上下一代的GAA晶体管技术，三星的3纳米节点就会启用GAA技术，这是一种新型的环绕栅极晶体管，通过使用纳米片设备制造出了MBCFET（Multi-Bridge-Channel FET，多桥-通道场效应管），该技术可以显著增强晶体管性能，主要取代FinFET晶体管技术。

GAA 的设计灵活性，意味其非常有利于设计技术协同优化（DTCO），以及提升功耗、性能和面积（PPA）优势。根据三星的说法，与7纳米制造工艺相比，3纳米 GAA技术的逻辑面积效率提高了45%以上，功耗降低了50%，性能提高了约35%。初代 3nm 工艺比 5nm 节能高达 45%，提升 23% 性能、并减少 16% 的芯片面积。